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Zynq HP Port

Zynq で HPポートを使おうとしたときのメモ

http://forums.xilinx.com/t5/Embedded-Processor-System-Design/Accessing-DDR-from-PL-on-Zynq/m-p/324877#M8413 このリンクを偶然発見したのだけど、
HPポート使うなら

(AR/AW)CACHE=0x11
(AR/AW)PROT=0x00

にしろと・・・

VivadoさんにはAXIペリフェラルのテンプレート生成機能があるようで、
AXI Masterインタフェースを作ってみたところ、コメントには

//Update value to 4'b0011 if coherent accesses to be used via the Zynq ACP port. Not Allocated, Modifiable, not Bufferable. Not Bufferable since this example is meant to test memory, not intermediate cache. 
   assign M_AXI_AWCACHE    = 4'b0010

とか書いてある・・・・あれ?ACP用なの???
と思いつつ、結局0x11で正しく動いた